关键词：前导1预测算法；三操作数；FPGA；VerilogHDL
摘 要：针对传统算法的局限,在FPGA平台上设计了直接处理三操作数的前导1预测算法的完整实现方案,可以有效缩短关键路径延时和功耗.重点设计出了三操作数的编码树结构,并依据预编码规则,在FPGA硬件验证平台上对系统结构合理模块化,且采用硬件描述语言VerilogHDL对部分功能进行编程,优化了设计过程,仿真结果表明,设计完成的算法结构较传统算法在关键路径延时上减少36.15%,功耗降低39.20%.
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